본 개시의 일 실시예에 따르면, 수직 측벽 채널 CMOS 인버터는 기판, 기판 위에 배치되는 게이트 - 게이트의 상면 및 하면에 각각 제2 스페이서 및 제1 스페이서가 배치됨-, 게이트의 일측벽을 따라 수직으로 배치되는 제1 옥사이드, 게이트의 타측벽을 따라 수직으로 배치되는 제2 옥사이드, 기판 위에 배치되는 제1 n채널 영역, 제1 옥사이드의 일측벽을 따라 수직으로 배치되는 제2 n채널 영역 및 제2 스페이서 위에 배치되는 제3 n채널 영역을 포함하는 n채널, 기판 위에 배치되는 제1 p채널 영역, 제2 옥사이드의 일측벽을 따라 수직으로 배치되는 제2 p채널 영역 및 제2 스페이서 위에 배치되는 제3 p채널 영역을 포함하는 p채널, 제1 n채널 영역의 일면에 배치되는 nMOS의 소스, 제1 p채널 영역의 일면에 배치되는 PMOS의 소스 및 제3 n채널 영역 및 제3 p채널 영역 위에 배치되는 드레인을 포함할 수 있다.