본 실시예는 제1 단위 연산 요소와 제2 단위 연산 요소를 포함하는 신경망 가속기로, 상기 제1 단위 연산 요소는: 입력값, 가중치 및 이전 부분합을 제공받고 MAC(multiply and accumulation) 연산을 수행하여 부분합을 연산하는 MAC 연산부; 상기 제2 단위 연산 요소가 연산한 부분합들을 제공받아 비교하는 비교기; 상기 비교기의 비교 결과에 따라 MAC 연산부가 연산한 부분합과 상기 이전 부분합을 선택하여 출력하는 다중화기(MUX); 상기 다중화기의 출력을 저장하는 부분합 레지스터 및 델타 레지스터를 포함하며, 상기 비교기는 상기 제2 단위 연산 요소에 포함된 상기 부분합 레지스터와 상기 델타 레지스터에 저장된 값들을 제공받아 비교하며, 상기 델타 레지스터에 제공되는 클록은 상기 부분합 레지스터에 제공되는 클록에 비하여 반주기 늦은 클록이다.